AMD Ryzen 8000 “Zen 5” 사양 및 출시일

우리는 지금까지 AMD의 차세대 Ryzen 8000 프로세서에 대해 상당히 알고 있습니다. 여기에는 핵심 아키텍처, 프로세스 기술, 캐시 구조 및 스레드 수가 포함됩니다. 무어의 법칙은 죽었다(Moore's Law is Dead) 의 9월 말 유출을 통해 우리는 Zen 5 코어 와 그 기능에 대한 더 미세한 세부 사항을 처음으로 살펴볼 수 있었습니다 . 코드명 "Nirvana"인 Zen 아키텍처의 5번째 반복은 단일 스레드 성능에 초점을 맞춰 Ryzen 8000 CPU의 게임 성능을 크게 향상시킵니다.

 

 

Zen 5 코어는 프런트엔드, 백엔드, 메모리 하위 시스템 및 캐시를 포함한 모든 전면에서 업그레이드되었습니다. 디코더 및 분기 예측기 옆에 있는 입력 캐시인 L1I 데이터 캐시 가 12방향 32KB에서 48KB로 증가되었습니다. 마찬가지로, 데이터 변환 버퍼(DTLB)와 PWC도 더 빠른 주소 변환을 위해 확장되었습니다.

 

순서가 잘못된 CPU에서 분기 예측기는 가장 중요한 구성 요소 중 하나입니다. 이는 파이프라인의 흐름을 지시하여 다양한 ALU의 활용도에 직접적인 영향을 미칩니다. 이는 IPC에 매우 해로운 정지 및 플러시(잘못된 분기의 경우)에 영향을 미칩니다. Zen 5의 분기 예측기는 " 제로 버블 " 조건부 분기 가 가능합니다 .

 

이는 Zen 5의 분기 예측기가 페널티(대부분 하나의 RR)나 버블 없이 BTB에 액세스할 수 있음을 의미합니다. Branch Target Buffer인 Zen 5는 또한 조건부 간접 분기에서 중요한 용량과 정확성을 업그레이드합니다.

 

흥미롭게도 디코더는 그대로 보이지만 연산을 지원하여 디스패치 큐가 6개에서 8개 마이크로 연산으로 확장되었습니다. 이를 통해 동일한 명령의 두 마이크로 작업이 파이프라인의 특정 지점에서 하나로 처리되어 유효 처리량이 두 배로 늘어납니다.

 

백엔드에 출시된 Zen 5는 AMD의 이미 강력한 Integer Execution을 강화합니다 . 더 큰 정수 스케줄러와 함께 ALU 수가 4에서 6으로 증가했습니다. 벡터/FP 측에는 AVX512 성능을 향상시키기 위해 512비트 와이드 FP 장치가 추가되었습니다. 더 넓은 ALU는 Epyc 제품으로 제한되어 Ryzen 8000 CPU에 통합될 수 있습니다. 메모리 하위 시스템도 무시되지 않았습니다. Zen 5는 Zen 4의 3개 로드에서 최대 4개 로드 또는 주기당 2개 저장을 수행할 수 있습니다.

 

 

이전 유출을 통해 우리는 AMD의 Ryzen 8000 프로세서가 Ladder L3 Fabric (원래 AdoredTV에서 유출) 으로 알려진 업그레이드된 코어 상호 연결을 사용할 것이라는 것을 알고 있습니다 . 이는 AMD의 차세대 칩렛 제품을 위한 다이 상호 연결 역할을 할 3세대 Infinity Fabric과 관련이 있습니다.

 

코어 수와 더 높은 수준의 캐시 버퍼는 변경되지 않은 상태로 유지될 것으로 예상됩니다 . Ryzen 8000 CPU는 각각 32MB의 L3 캐시를 갖춘 2개의 CCD에 걸쳐 최대 16개의 코어를 갖추고 있어야 합니다. L2 캐시는 코어당 1MB, 전체 CPU에 대해 16MB로 유지됩니다. 코어 클럭은 Ryzen 7000 부품과 동등하거나 그 이상이어야 합니다. 결국 4nm(N4) 노드는 Zen 4를 지원하는 5nm 프로세스의 맞춤형 변형입니다.

 

Ryzen 8000 CPU는 2024년 중반에서 후반 에 출시될 것으로 예상됩니다 . 여름이나 가을 출시를 기대할 수 있습니다.

 

출처 : https://www.hardwaretimes.com/amd-ryzen-8000-zen-5-specs-and-release-date/

 

#amd #ryzen #zen5 #ryzen8000